MODUL 3
TUGAS PENDAHULUAN PERCOBAAN 3 KONDISI 2
1. Kondisi [kembali]
Percobaan 3 Kondisi 2
Buatlah rangkaian seperti pada modul percobaan 3, kemudian buatlah kondisi awal Q = 1011, atur mode Shift Right (S1=0, S0=1) dengan SL=0. Lakukan 1 clock untuk shift right satu kali sehingga hasilnya menjadi 0101.
2. Gambar Rangkaian Simulasi [kembali]
3. Video Simulasi [kembali]
4. Prinsip Kerja Rangkaian [kembali]
Rangkaian pada gambar merupakan rangkaian shift register 4-bit universal yang menggunakan IC 74HC194. IC ini dapat melakukan berbagai operasi pergeseran data, yaitu shift right, shift left, parallel load, dan hold (tetap), tergantung kombinasi logika pada pin kontrol S0 dan S1.
Empat buah saklar (D0–D3) berfungsi sebagai input data yang dapat dimasukkan ke IC melalui pin D0–D3. Sementara itu, pin SR (Shift Right Input) dan SL (Shift Left Input) digunakan sebagai sumber data tambahan ketika terjadi proses pergeseran ke kanan atau ke kiri. Sinyal clock (CLK) menjadi pemicu utama yang menentukan kapan data di dalam register bergeser atau dimuat, sedangkan pin MR (Master Reset) berfungsi untuk menghapus semua data di dalam register atau mereset data (mengubah Q0–Q3 menjadi 0).
Prinsip kerjanya adalah sebagai berikut:
-
Jika S0 = 0 dan S1 = 0, maka register berada dalam kondisi hold, artinya data pada Q0–Q3 tetap tidak berubah meskipun ada pulsa clock.
-
Jika S0 = 1 dan S1 = 0, maka terjadi shift right, yaitu setiap pulsa clock akan menggeser data satu bit ke kanan; bit baru masuk dari pin SR ke Q0, Jika SR=1 maka Output Q0=1 dan jika SR = 0 maka output Q0 = 0, lalu output Q1=Output Q0 sebelumnya, Q2 = Output Q1 sebelumnya, dan Output Q3= Output Q2 sebelumnya. Jika dilihat dari Q0 Q1 Q2 Q3, maka terlihat output akan bergeser ke kanan.
-
Jika S0 = 0 dan S1 = 1, maka terjadi shift left, di mana data bergeser ke kiri dan bit baru masuk dari pin SL ke Q3. bit baru masuk dari pin SL ke Q3, Jika SL=1 maka Output Q3=1 dan jika SR = 0 maka output Q3 = 0, lalu output Q2=Output Q3 sebelumnya, Q1 = Output Q2 sebelumnya, dan Output Q0= Output Q1 sebelumnya. Jika dilihat dari Q0 Q1 Q2 Q3, maka terlihat output akan bergeser ke kiri.
-
Jika S0 = 1 dan S1 = 1, maka data dari D0–D3 akan dimuat secara paralel ke register saat pulsa clock diberikan, sehingga input dari D0-D3 akan langsung diteruskan ke output (parallel load). dan input SL dan SR tidak memberikan pengaruh.
Output Q0–Q3 menunjukkan hasil pergeseran atau pemuatan data dalam bentuk biner. Dengan demikian, rangkaian ini dapat digunakan untuk menyimpan data sementara, menggeser bit ke kiri/kanan, ataupun memuat data secara paralel sesuai pengaturan saklar kontrolnya.
5. Link Download [kembali]
Rangkaian Percobaan 3 Kondisi 2 [Download]
Video Simulasi [Download]
Datasheet IC Counter 74HC194 [Download]
Datasheet SPDT [Download]
Tidak ada komentar:
Posting Komentar